发明专利已授权

集成电路中时钟树布局流程方法和时钟树偏差补偿装置

Name: 集成电路中时钟树布局流程方法和时钟树偏差补偿装置
Brand: 奇河控制技术(苏州)有限公司
SKU: 201811377705X
Availability: InStock

📄 申请号：CN201811377705.X 📄 发布日：2025/11/16

著录项目信息

申请日

2018-11-19

公开号

CN109376467B

公开日

2022-12-06

申请人

奇河控制技术(苏州)有限公司

法律状态

已下证

专利类型

发明

主分类号

G06F30_392

IPC 分类号

G06F30_392

技术画像

所属领域

集成电路设计集成电路设计时钟树综合时序优化

应用场景

芯片设计, 电子设计自动化, 集成电路制造, 高性能计算

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摘要

本发明公开了一种集成电路中时钟树布局流程方法，具体包括以下步骤：步骤1：顶层布局；步骤2：硬模块的物理实现；步骤3：提取硬模块中的时钟树信息；步骤4：硬模块间的时钟树偏差的获取；步骤5：在顶层模块T中插入时钟树树偏差补偿装置；步骤6：在顶层模块T中进行顶层时钟树的生成；步骤7：对顶层模块T中各个硬模块之间的信号互连进行布线生成；步骤8：在进行整个芯片的静态时序分析时，抽取硬模块的接口时序模型；步骤9：全芯片的静态时序分析；步骤10：物理验证。本发明可以减少时钟树层级，降低时钟树平衡的难度；同时针对此流程方法提出一种时钟树偏差补偿装置，可以有效降低硬模块间时序收敛的难度。

常见问题

这项专利是否已经下证？

是的，该专利已下证，法律状态为“已下证”，公开号： CN109376467B

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该专利的转让价格是多少？

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权利要求书 (12项) 说明书附图

……

图1

图2

图3

法律状态时间线

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