本发明公开了基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关零损耗器件，将SOIPMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于P型顶层硅厚度，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，从而对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。
📄 2013107326750
📂 H01L29_78
👤 杭州电子科技大学
📅 2013-12-26
本发明公开了基于SOI工艺的漏/源区介质(PN结)隔离前栅P-MOSFET射频开关超低损耗器件，将SOIP-MOSFET器件源(漏)区进行改造，在源(漏)区形成PN结或者介质电容，源区结深较深，漏区中间制造P型掺杂或者介质，形成PN结或介质电容，形成对在漏区施加直流偏置的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通，前栅P-MOSFET漏区交流信号耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，超低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，使得损耗进一步降低。
📄 2013107515714
📂 H01L29_78
👤 杭州电子科技大学
📅 2013-12-30
本发明涉及一种梳状栅纵向沟道SOI？LDMOS单元。常规SOI？LDMOS导通沟道宽度小，通态电流小，通态线性电阻大，输出电流能力弱。本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、源区、横向梳状纵向栅、横向梳状纵向栅介质层、缓冲区、漏极与漏极接触区、场氧区、多晶硅栅极区、接触孔和金属电极引线。本发明由于将集成纵向沟道SOI？LDMOS的栅改进为横向梳状纵向栅结构，增加了器件导通态的比沟道宽度，一方面减小了器件沟道电阻，增大了通态电子流注入，凭借电导调制效应减小漂移区通态电阻，从而降低通态压降和功耗；另一方面则提高了器件的输出电流能力。
📄 2014100053776
📂 H01L29_78
👤 杭州电子科技大学
📅 2014-01-02
本发明公开了一种具有多种部分埋层的绝缘层上硅LDMOS晶体管。本发明衬底层上为全埋氧层；全埋氧层上为硅膜层；源区和硅体位于硅膜层一侧，且源区位于硅膜层顶部；漂移区、漏区、部分埋氧层、部分P型硅埋层和部分N型硅埋层位于硅膜层另一侧，且漏区位于硅膜层顶部；漏区、部分埋氧层、部分P型硅埋层和部分N型硅埋层之间的区域为漂移区；部分P型硅埋层位于部分埋氧层上面，部分埋氧层长度大于部分P型硅埋层长度；沟道由源区和漂移区之间的硅体提供；器件顶层包括栅氧化层、扩展氧化层、源电极、栅电极和漏电极；栅氧化层位于沟道上面；扩展氧化层位于漂移区上面；栅氧化层被栅电极全部覆盖。本发明的击穿电压和导通电阻性能更加优越。
📄 2018104105091
📂 H01L29_78
👤 杭州电子科技大学
📅 2018-05-02
本发明涉及半导体器件技术领域，具体公开了一种二硫化钼场效应晶体管及其制备方法和应用，该二硫化钼场效应晶体管包括依次设置的衬底层、第一金属层、第一栅介质层与二硫化钼半导体薄膜层，二硫化钼半导体薄膜层两侧分别设有源接触电极与漏接触电极，第二、第三栅介质层以及第二金属层，第二金属层穿过第一栅介质层、第二和第三栅介质层与第一金属层接触。本发明实施例通过设置第一金属层与第二金属层分别作为底栅和顶栅来同时控制二硫化钼沟道，增强对沟道的静电控制能力，有助于进一步缩小尺寸，同时提升器件低功耗性能和高频性能表现，解决了现有二硫化钼场效应晶体管结构在低功耗性能和高频性能方面存在不足的问题。
📄 2020107483732
📂 H01L29_78
👤 电子科技大学中山学院
📅 2020-07-30
本发明公开了一种具有高阈值电压的SiC MOSFET，在衬底上表面依次外延有耐压外延层、电流扩展外延层；电流扩展外延层上表面间隔嵌有多个第一p阱区，每个第一p阱区中包围有一个第二p阱区；每个第三p阱区对应遮蔽一个第二p阱区下表面；每个第二p阱区上表面嵌有一个n+源区；相邻第一p阱区之间的电流扩展外延层上表面，依次间隔嵌有p+屏蔽区和一个p+发射区；还包括栅氧化层、多晶硅栅及钝化介质层；另外还包括源极/漏极欧姆接触金属、隔离介质层、源极/栅极/漏极PAD金属。本发明还公开了上述SiC MOSFET的制造方法。本发明SiC MOSFET，阈值电压更高，导通特性与阻断特性良好。
📄 2021114929297
📂 H01L29_78
👤 西安理工大学
📅 2021-12-08
本发明属于功率半导体技术领域，具体涉及一种低功耗的横向阶梯分离栅器件结构。本发明主要特征在于：具有两个阶梯的分离栅且阶梯分离栅位于N漂移区的氧化槽中，中间用二氧化硅相互隔离并且以阶梯状分布；两个平面栅以镶嵌在氧化槽中的槽栅为中心呈两边对称分布；P条、N漂移区和氧化槽在Z方向上交替排列。本发明降低了开关损耗，主要缓解了槽型器件中的比导通电阻和栅漏电荷矛盾关系，同时优化电荷平衡，提高终端结构的耐压。本发明能在保证器件整体有较大耐压的同时也能显著的减小比导通电阻（静态损耗）和栅漏电荷（动态损耗）。
📄 2021109940845
📂 H01L29_78
👤 长沙理工大学
📅 2021-08-27
本实用新型涉及半导体技术领域，具体公开了一种碳化硅MOS，包括N型漂移层，所述N型漂移层底部连接绝缘层，所述N型漂移层顶部设有源极和漏极，所述源极处设有P+基底和N+区，所述漏极处设有N+区，所述N型漂移层顶部还设有栅极；本实用新型采用水平结构，制成简化，N型漂移层只要用离子布置就可以达成，减少外延层的使用，N+区和N型漂移层可组成U型结构，只要增加源极至漏极的距离，就可以增加崩溃电压，源极至漏极的的导通电阻容易调整，通道接近碳化硅MOS表面。
📄 2022233044462
📂 H01L29_78
👤 上海亥芯电子科技有限公司
📅 2022-12-10
本发明涉及功率半导体技术，特别涉及一种具有漏端肖特基接触的超结MOSFET。相对于传统的超结MOSFET，本发明在器件的漏极一侧引入肖特基接触，其由延伸到器件漏极的N型漂移区与漏极金属形成。在反向导通时，漂移区内的空穴可以通过此肖特基接触泄放，并且此肖特基接触不向漂移区内注入电子，因此漂移区内的电荷数量极大地降低。本发明的有益成果：体二极管反向导通时注入的电荷降低明显，从而反向恢复过程中的反向恢复电荷极大地降低，反向恢复特性得以显著改善。
📄 2020109948448
📂 H01L29_78
👤 电子科技大学
📅 2020-09-21
本发明涉及功率半导体技术，涉及一种改善反向恢复特性的超结MOSFET。相对于传统的MOSFET，本发明在P型漂移区和N型漂移区中间引入绝缘介质，同时将P型阱区分隔为位于N型漂移区上的第一P型阱区和位于P型漂移区上的第二P型阱区两个部分。第一P型阱区与源极金属形成肖特基接触。在第二P型阱区内引入一个平面N型MOSFET，器件的N+源区通过一个浮空金属连接到平面N型MOSFET的漏极。N型MOSFET的源极作为本发明器件的源极，而其栅极与本发明器件栅极相连接。器件反向导通时，由于肖特基二极管处于反偏状态，因此与其相连接的N型漂移区一侧体二极管不导通，只有P型漂移区一侧体二极管导通，因此反向导通时漂移区内存储的电荷减少。本发明改善了器件反向恢复特性。
📄 2020109948166
📂 H01L29_78
👤 电子科技大学
📅 2020-09-21
本发明公开了一种超低比导通电阻的LDMOS器件及其制造方法，包括绝缘层以及位于其上方的第一种掺杂类型的半导体、分别位于半导体上表面的耐压层、氧化层和N+多晶硅分立栅、位于氧化层上方的N+多晶硅栅、位于耐压层上方的第二种掺杂类型的沟道体区、位于第二种掺杂类型的沟道体区上方且重掺杂的第一种掺杂类型的源极欧姆接触区、覆盖于半导体以及氧化层上的钝化层、设置在沟道体区内并且和源极欧姆接触区接触的重掺杂的第二种掺杂类型的体接触区以及设置在所述钝化层上的源极金属，所述N+多晶硅栅和半导体之间设有栅氧化层；本发明实现电荷补偿，提高器件击穿电压，同时，极大地缩小器件横向尺寸，降低器件比导通电阻，提高系统效率。
📄 2021106985100
📂 H01L29_78
👤 电子科技大学
📅 2021-06-23
本发明涉及电子材料制备的技术领域，提供了一种石墨烯/黑磷烯复合薄膜晶体管及制备方法。该复合薄膜晶体管是通过先制备氮掺杂石墨烯及氯化重氮苯改性黑磷烯，然后将二者加入去离子水中形成分散液，再将分散液采用交流电泳法在高掺杂硅基片上的源极和漏极之间的沟道中进行沉积，经自然晾干而制得。本发明制得的石墨烯/黑磷烯复合薄膜晶体管结合了石墨烯载流子迁移率高、黑磷烯开关电流比大的优点，并且稳定性好。
📄 2021102193583
📂 H01L29_786
👤 成都市水泷头化工科技有限公司
📅 2021-02-27
柿子坊 · 知识产权运营
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