本发明公开了一种基于多神经形态行为的神经元电路及类脑计算系统，该神经元电路将欣德马什–罗斯模型通过电容动态响应机制与金属‑氧化物半导体场效应晶体管的跨区间非线性特性映射到物理电路领域，然后将该扩展的欣德马什–罗斯模型通过金属‑氧化物半导体场效应晶体管设计实现；该神经元电路包括膜电压电路、慢变量电路和恢复变量电路；膜电压电路用于接收输入信号并积累膜电压；慢变量电路用于根据膜电压积累慢变量，并在慢变量大于预设阈值后使神经元电路进入超极化阶段；恢复变量电路用于根据膜电压延迟输出恢复变量，并通过恢复变量使膜电压复位至静息电位。
📄 2025109129158
📂 G06N3_063
👤 杭州电子科技大学
📅 2025-07-03
本发明提出了一种批量写入遗忘忆阻桥交叉架构的读写方法、系统。采用批量写入遗忘忆阻桥构建忆阻交叉架构，所述忆阻交叉架构的输入信号包括五线谱行信号和列信号；所述行信号用于确定选中行和非选中行，选中行和非选中行连接不同写信号，选中行上的忆阻桥上的电压高于设置阈值，非选中行上的忆阻桥的电压低于设置阈值；根据所述列信号的占空比对选中行中的忆阻桥写入长短时记忆正负权值和零权值，对非选中行进行电路保护。该方法的写入权值范围更广，功能更强大，更便于控制，电路安全性更高。
📄 2022110608465
📂 G06N3_063
👤 西南大学
📅 2022-08-31
本发明公开了一种基于混合比特位宽的稀疏卷积加速器，该稀疏卷积加速器包括：总控模块，用于控制所述基于混合比特位宽的稀疏卷积加速器的整体运行；DMA，用于执行片内外图像数据和权重的搬运；第一计算核，用于完成混合比特位宽的稀疏卷积层的加速；缓存模块，用于缓存和复用数据。本发明提出了一种以低位宽乘法器为基本单元，通过加法、移位及基本单元的灵活组合，以支持混合精度计算的CNN乘法累加器结构，灵活、高效地实现对不同压缩网络模型的卷积算子的硬件加速。本发明可广泛应用于芯片设计领域。
📄 2024104606156
📂 G06N3_063
👤 广东工业大学
📅 2024-04-17
本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。
📄 2019100038980
📂 G06N3_063
👤 重庆邮电大学
📅 2019-01-03
本发明请求保护一种基于LIF(Leaky Integrate and Fire)模型的脉冲神经网络神经元电路，属于集成电路设计领域。该电路主要包括：膜电位积累电路、泄露电路、脉冲产生电路、不应期电路及复位电路。本发明不仅实现了LIF神经元模型的积分泄露点火功能，还模拟了生物神经元的不应期特性，其中不应期可调。本发明基于CMOS工艺，电路结构简单，且电路中多采用亚阈值区MOS管，使神经元电路具有超低功耗特性；电路的输入电流为pA级，输出脉冲频率为Hz级，能很好模拟生物神经元的典型工作状态，有效地实现了神经元的功能，可用于实现大规模脉冲神经网络系统。
📄 2020113517543
📂 G06N3_063
👤 重庆邮电大学
📅 2020-11-26
本发明涉及集成电路领域及人工智能领域，具体地说涉及系统级别的集成电路芯片，特别涉及一种动态多精度神经网络加速单元。本发明通过将PE单元阵列化后，再次将PE单元阵列作为阵列单元的双重阵列设计，来支持不同的神经网络层级运算，满足不同算法以及不同数据精度的需求。还对神经网络计算单元进行硬件加速设计，在整体设计中加入流水线设计，极大提升数据吞吐率与运算速度，且重点优化神经运算单元的乘加单元，提升硬件资源的复用，极大减少硬件面积；能根据神经网络模型的需要，满足不同精度的数据类型运算；同时支持神经网络中的基本运算，例如卷积，池化，非线性映射，矩阵乘等。
📄 2020107476870
📂 G06N3_063
👤 电子科技大学广东电子信息工程研究院
📅 2020-07-30
本发明涉及基于新型激励函数的DNA分子学习机，属于DNA分子计算及人工智能的交叉领域，本方案提出了面向分子电路的新型激励函数，并将该激励函数嵌入到DNA分子电路中，构建了DNA分子学习机，该学习机的学习过程，即权值更新无需硅基电子计算机的参与，完全依靠DNA分子杂交反应的自适应性完成；该学习系统由三部分构成，包括DNA分子学习机的输入层部分、隐藏层部分和输出层部分，该DNA学习机具有学习较复杂非线性函数的能力，与硅电路串行计算模式不同的是，该学习过程是通过DNA杂交反应的同步性实现，因此该DNA分子学习机的计算模式为并行计算模式，通过该方法可以预测或拟合多变量非线性函数，并对输入项的个数没有限制。
📄 2023110588038
📂 G06N3_063
👤 燕山大学
📅 2023-08-22
本发明提供一种面向异构设备的分布式神经网络训练方法、装置及介质，所述方法包括：步骤10、计算每一设备端面向不同数据源的算力值；步骤20、进行模型分割，将原始深度模型分割给各个设备端，使得每一设备端到各自的分割模型；步骤30、在每一设备端上以自身输出和设定的迭代次数对分割模型训练，并在迭代完成后将模型参数进行加密处理后上传至服务端，服务端获取各个设备端的加密信息并解析得到模型参数，利用各个设备端的模型参数对原始深度模型进行更新，完成分布式训练。本发明可实现大规模场景的训练需求，同时实现隐私保护和模型压缩，提高安全性和训练效率。
📄 2021108021985
📂 G06N3_063
👤 华侨大学
📅 2021-07-15
本发明公开了一种基于忆阻神经网络的脑机接口信号识别电路，它由三个神经元电路构成。每个神经元电路均由九条并行支路组成，且包含信号输入模块、权重调节模块、求和模块①、忆阻器、求和模块②、采样模块和比较模块。在单一神经元电路中，当九路输入信号Vin1~Vin9各自通过九条并行支路的信号输入模块、权重调节模块、求和模块①与忆阻器处理后，再把九路信号合并到一起通过单一的求和模块②、采样模块和比较模块，并输出单一的该神经元电路的识别信号。所设计电路利用忆阻器的阻值可塑性与阈值特性来搭建忆阻神经网络电路，并能通过其自学习机制来初步识别脑机接口信号的含义，它能够显著增强脑机接口信号的识别精度。
📄 2024116979650
📂 G06N3_063
👤 湖南师范大学
📅 2024-11-26
本发明公开了一种基于忆阻器阈值特性的神经元自学习电路，它由输入模块、比较模块与反馈模块联合构成。其工作原理在于，输入模块包含忆阻突触单元，它基于忆阻器的阻值可塑性与阈值特性来模拟神经元中忆阻突触权重的变化；首先输入模块的输出电压与比较模块的基准电压作比较，然后根据比较结果向反馈模块输入正电压或者负电压来改变反馈模块输出的反馈调整电压信号。若输入模块的输出电压小于比较模块的基准电压值，则反馈模块输出正脉冲电压信号使得输入模块的忆阻突触权重增加，输入模块的输出电压也随之增加。若输入模块的输出电压大于比较模块的基准电压值，则反馈模块输出负脉冲电压信号使得输入模块的忆阻突触权重减小，输入模块的输出电压也随之减小。通过对输入模块、比较模块与反馈模块的联合作用，来对输入模块的输出信号进行逐步调整，使其逐渐逼近比较模块的基准电压值，最终完成神经元电路的自学习过程。
📄 2024106092284
📂 G06N3_063
👤 湖南师范大学
📅 2024-05-16
本发明实施例提供了一种数据处理方法、设备及装置，其中，数据处理方法包括：获取预设卷积核，并确定卷积框宽度；获取并根据芯片缓存容量、预设数据量及第一预设行数，确定数据列宽度；按照数据列宽度对待处理数据矩阵进行划分，得到多列区域；针对任一列区域，提取第二预设行数的待运算数据发送至芯片缓存，利用预设卷积核，对待运算数据进行卷积运算；在待运算数据中的第一行数据参与完卷积运算后，删除第一行数据，并提取对应列区域的下一行数据，更新待运算数据；对更新的待运算数据进行卷积运算，直至区域中的所有行数据均参与完卷积运算。通过本发明可以降低芯片在进行数据处理时所产生的功耗、提高处理性能。
📄 2017101526605
📂 G06N3_063
👤 杭州海康威视数字技术股份有限公司
📅 2017-03-15
本发明属于计算机技术领域，提供一种基于FPGA的异构神经网络计算加速器设计方法，该方法适用于大规模的深度神经网络算法加速，方法包括如下步骤：CPU读取神经网络的相关参数，并依据得到的信息对外部存储器及卷积计算单元进行动态的配置；外部存储器将需要载入的参数和输入数据通过总线存放到输入缓存的对应位置；将参数分别交替载入到两个卷积计算单元中，并在一个卷积计算单元载入参数的同时对另一个进行计算，循环交替直到完成整个卷积神经网络的全部运算；再将最后的输出结果存放到输出缓存中，等待外部存储器进行存取。本发明利用FPGA对卷积神经网络计算单元进行组合，能够在节省资源的同时，加快平台的运算速率。
📄 201911198194X
📂 G06N3_063
👤 电子科技大学
📅 2019-11-29
柿子坊 · 知识产权运营
柿子坊知识产权运营平台