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本发明公开了一种基于FPGA的Tiny‑yolo卷积神经网络硬件加速方法及系统，其通过分析Tiny‑yolo网络并行特征，结合硬件的并行处理能力，对Tiny‑yolo卷积神经网络进行硬件加速。加速方案从3个方面对Tiny‑yolo网络进行加速改进:(1)通过多通道并行输入提升Tiny‑yolo网络的处理速度，(2)通过并行计算提升Tiny‑yolo网络卷积计算的速度，(3)通过池化嵌入减少Tiny‑yolo网络的池化过程时间。其大大提高了Tiny‑yolo卷积神经网络的检测速度。

本发明公开了一种用于卷积神经网络硬件加速的数据处理方法，其通过分析卷积神经网络并行特征，结合硬件的并行处理能力，对卷积神经网络进行硬件加速，加速方案从3个方面对Tiny‑yolo网络进行加速改进:(1)通过多通道并行输入提升Tiny‑yolo网络的处理速度，(2)通过并行计算提升Tiny‑yolo网络卷积计算的速度，(3)通过池化嵌入减少Tiny‑yolo网络的池化过程时间。其大大提高了卷积神经网络的检测速度。

本发明公开了用于骨科手术导航的点云配准硬件加速方法及系统，涉及医疗手术中注册空间配准技术领域，解决了现有骨科手术导航术中空间配准算法存在的点云配准计算成本大、耗时长、配准精度低的问题，方案要点：获取电磁定位系统中实际注册的骨头点云数据；将骨头点云数据导入FPGA；基于DSP模块对骨头点云数据进行点云粗配准得到初始变换矩阵；基于初始变换矩阵进行点云精配准得到最优变换矩阵；其中K‑D Tree点云数据拓扑结构构建和最近邻点搜索分别由FPGA中的树拓扑结构数据模块和最近邻点搜索模块执行，其余步骤由FPGA中的嵌入式CPU执行；采用粗配准和精配准结合FPGA加速，降低成本、加快点配准速度、提高配准精度。

本发明公开了一种基于FPGA的同态加密硬件加速器，包括FPGA端，FPGA端包括数据传输模块、控制模块、同态加密模块、同态解密模块、数论变换模块和小变大模数转换模块；数据传输模块用于实现FPGA端与上位机之间的数据传输；控制模块用于根据加密或解密操作控制数据在各个模块之间的流向；数论变换模块用于对输入的数据进行数论变换或逆数论变换得到变换后的数据或逆数论变换后的数据；同态加密模块用于对经过变换后的数据进行加密得到密文数据；同态解密模块用于对经过变换后的数据进行解密得到明文数据；小变大模数转换模块用于将多路小位宽模数的密文数据或明文数据转换为一路大位宽模数的数据。提高了同态加解密的计算效率。

本发明提供一种流水线式的BENES网络路由求解硬件加速装置，包括流水线求解器、预测枚举器和高速缓存器，流水线求解器根据路由求解输入，进行流水线式硬件求解，流水线求解器的输出存储至所述高速缓存器中；所述预测枚举器根据路由求解输入，枚举生成不同的路由状态输入所述流水线求解器中进行求解；所述高速缓存器将路由求解输入与自身存储的先前已计算好的结果进行对比，如果存在已计算好的结果，直接输出对应的结果，如果不存在已计算好的结果，等待流水线求解器的输出结果。本发明将目前最佳的路由求解硬件所需的求解时间进一步降低至数十纳秒乃至更低，使BENES光网络真正可用于生产环境。