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0本发明公开了一种忆阻器读写方法，至少设置写入单元和读取单元，其中，向忆阻器写入信息时，接通写入单元形成写入回路，所述写入单元在忆阻器两端产生正向电压或反向电压使忆阻器处于高阻态或低阻态；读取忆阻器状态时，接通读取单元形成读取回路，所述读取单元在忆阻器的一端产生激励信号，并在忆阻器的另一端读取输出状态以此获取忆阻器的状态。与现有技术相比，本发明的技术方案能够以更为简单的电路结构实现更丰富的读写控制以及逻辑控制功能。

0本发明公开了一种混合型CMOS‑忆阻全加器电路，包括第一阈值型忆阻器M1、第二阈值型忆阻器M2、第三阈值型忆阻器M3，第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3、第四NMOS晶体管NM4、第五NMOS晶体管NM5、第六NMOS晶体管NM6、第七NMOS晶体管NM7、第八NMOS晶体管NM8，第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3、第四PMOS晶体管PM4、第五PMOS晶体管PM5。该电路通过调节忆阻器阻态、CMOS管的导通和截止来实现全加运算的功能，电路结构简单，对忆阻数字逻辑电路的研究具有重大意义。

0本发明公开了一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，电路具有非易失的特点并且带有异步置位复位功能。整个电路包括三个模块：前级忆阻D锁存器模块，后级忆阻D锁存器模块以及异步忆阻置位复位模块。前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及2个CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T10，忆阻器M2电阻R2以及2个CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9，以及2个反相器N7和N8；还有用于时钟输入的2个CMOS反相器N3和N4。电路利用了Biolek阈值型忆阻器，该模型具有阈值特性以及记忆特性，利用这种忆阻器模型使得整个电路结构简单，响应速度快。

0本发明公开了一种基于灵活资源与传统调压设备协调控制配电网电压的方法，至少包括以下步骤：步骤S1：根据灵活资源与传统调压设备信息制定日前规划；步骤S2：根据配电网潮流进行实时控制，以确保电压合格情况下使综合成本最低；采用本发明的技术方案，可通过灵活资源的功率调节和传统配电网调压设备的协调控制，实现源‑网‑荷协调的电压控制，能够有效减轻在大规模光伏发电和电动汽车接入下的配电网电压控制压力。