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本发明公开一种高效简化数字逻辑电路方法及其系统。本发明对同一数字逻辑电路进行多次随机仿真，取每次仿真结果都相同的节点作为一个候选集；对候选集中的节点进行增量仿真，得到等价类集；筛选出位于高层且仿真结果为常量的节点，通过SAT求解得到主输入节点的取值；用主输入节点的取值对原始数字逻辑电路进行仿真，过滤掉仿真结果值不同的等价类集中节点，进一步得到优化后等价类集；基于优化后等价类集，使用SAT求解器测试所有节点对，简化原始数字逻辑电路。本发明通过创新性的增量仿真、层次优化及混合验证技术减少了SAT求解器调用次数，有助于提高芯片设计效率，减少无效工作和设计迭代次数，从而缩短芯片设计周期。

一种零均值误差的近似4‑2压缩器，属于集成电路技术领域。其中第一与非门的第一输入端连接第二或门的第一输入端并作为近似4‑2压缩器的第一输入端，其第二输入端连接第二或门的第二输入端并作为近似4‑2压缩器的第三输入端，其输出端连接第三与非门的第一输入端；第一异或非门的第一输入端连接第一或门的第一输入端并作为近似4‑2压缩器的第二输入端，其第二输入端连接第一或门的第二输入端并作为近似4‑2压缩器的第四输入端，其输出端连接第二与非门的第一输入端；第二与非门的第二输入端连接第二或门的输出端，其输出端连接第三与非门的第二输入端；第三与非门的输出端输出近似4‑2压缩器的伪和信号，第一或门的输出端输出近似4‑2压缩器的进位信号。

本发明公开了一种基于TDPL逻辑的译码器，包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器，译码器在一个周期内实现一次求值运算，且一个周期内分为三个阶段，当放电控制信号和预充控制信号进入低电平时，译码器进入预充阶段；当求值信号由低电平变为高电平时，译码器实现求值运算，实现电路的功能，当放电控制信号由低电平变为高电平时，译码器进入放电状态，为下一次的求值运算做好准备；优点是防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。

本发明公开了一种利用三相双轨预充逻辑实现的全减器，包括两个异或门、三个与非门、两个预置数/复位电路和九个缓冲器，每个异或门和每个与非门的工作逻辑分别为三相双轨预充逻辑；优点是全减器一个周期内实现一次求值运算，一个周期内分为三个阶段，当放电控制信号和预充控制信号进入低电平时，全减器进入预充阶段，当求值信号由低电平变为高电平时，全减器实现求值运算，当放电控制信号由低电平变为高电平时，全减器进入放电状态，为下一次的求值运算做好准备，在每个工作周期内输出都从预充电高电平开始放电至低电平，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。

本发明提供了一种数据截止位提取电路、串并转换电路以及串行点灯电路，其中，在该数据截止位提取电路中包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，第一边沿触发器的数据输出端与第二边沿触发器的数据输入端连接，反相器的数据输出端与第二边沿触发器的时钟端连接；时钟信号分别接入第一边沿触发器和第二边沿触发器的复位端，数据信号分别接入第一边沿触发器的时钟端和反相器的数据输入端；在一个数据周期内，数据信号中包括一数据截止位，当时钟信号结束后，第一边沿触发器和第二边沿触发器提取数据截止位并将其作为时钟输入，在截止数据位结束后保持第二边沿触发器高电平输出。以此提高串并转换电路和串行点灯电路的容错能力。