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本发明涉及集成电路领域及人工智能领域，具体地说涉及系统级别的集成电路芯片，特别涉及一种动态多精度神经网络加速单元。本发明通过将PE单元阵列化后，再次将PE单元阵列作为阵列单元的双重阵列设计，来支持不同的神经网络层级运算，满足不同算法以及不同数据精度的需求。还对神经网络计算单元进行硬件加速设计，在整体设计中加入流水线设计，极大提升数据吞吐率与运算速度，且重点优化神经运算单元的乘加单元，提升硬件资源的复用，极大减少硬件面积；能根据神经网络模型的需要，满足不同精度的数据类型运算；同时支持神经网络中的基本运算，例如卷积，池化，非线性映射，矩阵乘等。

本发明属于计算机技术领域，提供一种基于FPGA的异构神经网络计算加速器设计方法，该方法适用于大规模的深度神经网络算法加速，方法包括如下步骤：CPU读取神经网络的相关参数，并依据得到的信息对外部存储器及卷积计算单元进行动态的配置；外部存储器将需要载入的参数和输入数据通过总线存放到输入缓存的对应位置；将参数分别交替载入到两个卷积计算单元中，并在一个卷积计算单元载入参数的同时对另一个进行计算，循环交替直到完成整个卷积神经网络的全部运算；再将最后的输出结果存放到输出缓存中，等待外部存储器进行存取。本发明利用FPGA对卷积神经网络计算单元进行组合，能够在节省资源的同时，加快平台的运算速率。

本发明公开了一种面向稀疏神经网络的片上系统，包括主处理器、协处理器、系统从设备以及片外存储器，所述主处理器与主处理器通信连接；所述系统从设备与主处理器通信连接；所述片外存储器从系统接口与所述从系统通信连接；所述主处理器将神经网络算法中的矩阵计算分解为向量计算，执行程序筛选重组稀疏神经网络中参与计算的稀疏向量，将稀疏神经网络中的稀疏向量转换成稠密的向量，并向所述协处理器发送加速指令，由所述协处理器执行稠密向量的加速计算。本发明解决了加速器并行度和访存效率受限制以及系统中处理器利用效率低的问题。对于稀疏神经网络的直接索引存储解决了稀疏神经网络中非零元位置不确定性导致加速器中数据复用困难的问题。