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本发明公开了一种带异步置位复位的CMOS混合型SR忆阻锁存器电路，包括二个模块：SR忆阻锁存器模块以及忆阻异步置位复位功能模块。SR忆阻锁存器模块包括第一MOS管T1、第二MOS管T2、第三MOS管T3、第四MOS管T4、第五MOS管T5、第六MOS管T6、第一忆阻器M1、第一反相器N1和第二反相器N2以及第一电阻R1；忆阻异步置位复位功能模块包括第二忆阻器M2、第三忆阻器M3、第四忆阻器M4、第五忆阻器M5以及第三反相器N3；SR忆阻锁存器模块由忆阻器与CMOS混合构成，电路具有非易失性。忆阻异步置位复位功能模块由忆阻器构成的与门和或门构建而成，利用忆阻逻辑门电路最大化简化电路结构从而减少元器件数量。

本发明公开了红外焦平面阵列行选通保护电路，包括行选信号提取电路、行选通保护电路；行选信号提取电路被配置为同时对所有行选支路信号进行提取后输出一控制信号Row_comb并控制行选通保护电路的电路，若所有行选支路信号中有任意一个行选支路信号在当前时刻时为选中行选信号，则当前控制信号Row_comb为正控制信号，若所有行选支路信号在当前时刻时均为未选中行选信号，则当前控制信号Row_comb为负控制信号；正控制信号的持续时间对与选中行选信号的持续时间相同；所述行选通保护电路被配置为能分辨出正控制信号的持续时间、并在正控制信号的持续时间超过预先设定的阈值时、能将输出端为高电平翻转为低电平输出至行选电路的复位端的电路。

本发明涉及一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，包括：三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；一个施密特触发器，即ST；六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6。本发明不仅使用了互相反馈的六对PN晶体管构建三个用于存储数据的同构的存储模块，还使用了施密特触发器对脉冲错误进行修正，不但实现了对任意双节点翻转的完全容忍，而且实现了对任意三节点翻转的完全容忍，同时具有SET脉冲过滤的功能。

本发明主要是为了解决现有的自恢复锁存器面积开销大、功耗高、难以实现双节点同时自恢复的问题，公开了一种基于七个C单元的双节点翻转自恢复锁存器，包括双循环结构存储模块和三个传输门，所述双循环结构存储模块由七个二输入C单元和两个反相器组成。本发明具有高可靠性，可容忍任意双节点翻转并且可完全自恢复，提升了锁存器容忍能力；使用较少MOS管，降低了面积开销和功耗开销；输入端与输出端之间只有一个传输门，路径更为高效，降低了传输时延。

描述了用于接地中间缓冲的技术，其可以有效地使用缓冲级的任一侧上的电路域的参考地，以生成用于一个或多个信号缓冲器的一个或多个中间地。例如，该参考地中的一个参考地具有第一接地噪声量，另一个参考地具有大于或小于该第一量的第二接地噪声量，并且生成该中间地以具有在第一和第二量之间的相应接地噪声量。该接地中间缓冲器可以相对于该中间地执行信号缓冲，从而通过缓冲级的信号和接地路径减少跨越电路域的接地噪声耦合。

本实用新型涉及数字电路技术领域，具体是一种基于单比特量化信号的数据输入电路及设备，电路包括用于产生轻触信号的电阻电路和用于产生脉冲阈值的信号电路；所述电阻电路包括串联的第一分压电路和第二分压电路，所述第二分压电路包括若干个并联的电阻，以及和各电阻串联的开关；所述信号电路包括串联的第三分压电路和脉冲电路，所述脉冲电路包括串联的有源晶振和电容；所述电阻电路和信号电路均接入用于对所述轻触信号和脉冲阈值进行比较并输出单比特量化信号作为数字电路的数据输入的比较器。该基于单比特量化信号的数据输入电路能够提高数字电路数据输入的安全性。

本发明公开了一种兼具高隔离度和稳定输入匹配的毫米波开关键控调制器，其包括共源级电路、变压器、改进型层叠共栅级开关电路，改进型层叠共栅级开关电路在传统型层叠共栅级开关电路的基础上加入了串联电感、下层开关晶体管、上层开关晶体管，通过优化串联电感的感值、下层开关晶体管和上层开关晶体管的栅宽，不仅能在不影响电路增益的情况下提升电路的开/关隔离度，还能显著减小电路在开/关状态下的输入阻抗变化；此外，共源级电路和改进型层叠共栅级开关电路之间通过变压器进行耦合，实现小尺寸、低电压和高增益，也进一步减小改进型层叠共栅级开关电路在开/关状态下的输入阻抗变化对调制器的输入匹配的影响，实现更加稳定的输入匹配。