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本发明公开了一种基于可逆逻辑的4位阵列乘法器，该乘法器由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，所述乘法器输入端口输入两组4位二进制数，经过所述部分积产生模块计算并输出16个部分积P30‑P00、P01‑P31、P32‑P02、P33‑P03，其中P00为最低位计算结果P0，将除P00之外的其它15个部分积分别输入所对应的错位级联的三个所述4位进位跳跃加法器中，逐级计算可得结果P7‑P1，P7‑P0即为该基于可逆逻辑的4位阵列乘法器输出的计算结果。显著效果是：本发明在设计过程中均遵从可逆逻辑设计原则，在保证器件运算功能的前提条件下，能够大幅度减少电路延时，减少能量损耗。