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本发明公开SSD主控芯片中乘法运算电路和方法，所述乘法运算电路包括位选择器、补偿值存储器、部分积运算单元、移位寄存器和缓存加法器，所述位选择器的输入端与乘数端连接，所述位选择器的次数输出端和补偿值存储器、移位寄存器和缓存加法器连接，所述位选择器的结果输出端与部分积运算单元连接，所述部分积运算单元的输入端与被乘数端连接，所述部分积运算单元的输出端与移位寄存器连接，所述补偿值存储器的输出端与移位寄存器连接，所述移位寄存器的输出端与所述缓存加法器的输入端连接。本发明可以避免在乘数运算结果中产生负值，从而减少了大量补码运算电路。从而大量降低了算法的硬件实现代价。

本发明实施例提供了一种基于神经网络层的数据处理方法、装置及设备，本方案中，第一方面，将神经网络目标层的输入数据由预设第一线性格式转换为预设对数格式，利用该目标层中的对数域运算器，对预设对数格式的输入数据进行运算，得到第一运算后数据；可见，本方案中，将线性域数据的运算转换为对数域数据的运算，也就是将使用乘法器的运算转换为使用加法器的运算，降低了神经网络运算量；第二方面，将第一运算后数据由预设对数格式转换为预设第二线性格式；利用目标层中的线性域运算器，对预设第二线性格式的第一运算后数据进行运算，得到第二运算后数据；可见，本方案中，又将对数域数据转换为线性域数据，满足了对线性域数据进行运算的需求。

本发明公开一种基于微环谐振器的二进制光学全加器，由3个不同结构的微环谐振器和5个Y形分支耦合器构成，它有三个待计算的电脉冲序列输入，输出是经过有进位标志的加法计算后的光脉冲序列。本发明二进制光学全加器与CMOS工艺完全兼容，使得器件体积小，功耗低，速度快，可扩展性好，便于集成，在光子计算机中将发挥重要作用。

本发明公开了一种基于文字运算的三值忆阻全加器电路，包括加数A输入模块、加数B输入模块、进位Cin输入模块、文字运算模块、SUM输出模块和进位Cout输出模块；其中，所述加数A输入模块与进位Cin输入模块相连，用于产生文字运算模块的输入X；所述SUM输出模块与加数B输入模块、文字运算模块相连，用于实现和的输出；所述进位Cout输出模块与文字运算模块、SUM输出模块相连，用于实现进位Cout的输出。

本发明公开了一种用于数论变换乘法的基32运算电路，包括32个操作数生成模块，对32个输入数据的每一个进行高位填零后以6比特为一个字分割为11个字，合并输出1路32个96比特操作数、16路11个192比特操作数、3路16个192比特操作数以及12路12个192比特操作数，每个操作数生成模块连接一个操作数模加模块，对每个操作数生成模块的输出的操作数进行模加；模p模块，将每个操作数模加模块输出的数据对质数p取模输出，质数p＝264‑232+1。本发明将操作数从现有技术的1024个合并到400个，大幅减小了计算开销，提高了基32运算的计算效率。

本发明公开了一种用于数论变换乘法的基64运算电路，包括64个操作数生成模块，对64个输入数据的每一个进行高位填零后以3比特为一个字分割为22个字，合并输出1路64个96比特操作数、48路22个192比特操作数、3路32个192比特操作数以及12路24个192比特操作数，每个操作数生成模块连接一个操作数模加模块，对每个操作数生成模块的输出的操作数进行模加；模p模块，将每个操作数模加模块输出的数据对质数p取模输出，质数p＝264‑232+1。本发明将操作数从现有技术的4096个合并到1504个，大幅减小了计算开销，提高了基64运算的计算效率。

本发明涉及一种基于可逆逻辑门的4位可逆加/减法器，该4位可逆数值比较器与所述4位可逆超前进位加法器连接；还包括一个4位可逆控制电路，该4位可逆控制电路分别与所述4位可逆超前进位加法器和4位可逆控制电路连接；其量子代价QC＝82+41+107＝230，输入/输出引脚16；输入引脚包含：一个进位输入端Cin、一个控制端Ctrl、6个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：10个垃圾输出位、1个进位输出端Cout、一个正负标志位sign’、4位输出‘和/差’。本发明能够大幅度减小器件的功耗，降低延时，同时具有加法、减法功能，并具有量子代价低、传输引脚少的特点。