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本实用新型提供一种防水式软件加密锁，主要涉及软件加密设备领域。一种防水式软件加密锁，包括加密锁本体，所述加密锁本体一侧安装USB插头，所述加密锁本体一侧滑动套装防水套，所述防水套呈圆台状，所述防水套一侧开设通孔，所述防水套能够沿加密锁本体滑动，所述防水套与加密锁本体之间套装弹性防水布，所述防水套一侧设有两根上下分布的弹簧，所述弹簧一端与加密锁本体连接，所述弹簧位于弹性防水布内。本实用新型的有益效果在于：本实用新型结构简单，使用方便，通过防水套与弹性防水本的配合使用，能够在本装置使用时，能够有效的防止水散落进USB插头内，进而提高了本装置的防水性，进而提高了本装置的使用寿命。

本发明公开了一种基于FPGA的同态加密硬件加速器，包括FPGA端，FPGA端包括数据传输模块、控制模块、同态加密模块、同态解密模块、数论变换模块和小变大模数转换模块；数据传输模块用于实现FPGA端与上位机之间的数据传输；控制模块用于根据加密或解密操作控制数据在各个模块之间的流向；数论变换模块用于对输入的数据进行数论变换或逆数论变换得到变换后的数据或逆数论变换后的数据；同态加密模块用于对经过变换后的数据进行加密得到密文数据；同态解密模块用于对经过变换后的数据进行解密得到明文数据；小变大模数转换模块用于将多路小位宽模数的密文数据或明文数据转换为一路大位宽模数的数据。提高了同态加解密的计算效率。

本发明公开SSD主控芯片中加速运算的优化方法和装置，获取输入的被乘数Y和乘数X，所述被乘数Y和乘数X为二进制数值，所述被乘数Y位宽和乘数X位宽都为N位，其中乘数Y和乘数X的最高位为符号位；依次获取乘数X二进制数值中每相邻三位数值大小，根据预设的表格匹配得到对应的部分积E。将每个相邻三位数值的部分积E和对应的系数22i输入到第一乘法器，第一乘法器将部分积E乘上对应的系数22i，得到第一相乘结果分别输入到第一加法器。本发明可以避免在乘数运算结果中产生负值，从而减少了大量补码运算电路。从而大量降低了算法的硬件实现代价。