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本发明涉及数据访问技术领域，具体涉及用于异构多核处理器的数据访问系统、方法、程序产品。本发明提供了用于异构多核处理器的数据访问系统，包括：异构多核处理器、目标存储块、寄存器模块。本发明引入了包含计数部、寄存部、锁状态部的寄存器模块，为异构多核处理器对目标存储块的访问提供了硬件基础，能够支持锁操作的快速响应和原子性。本发明考虑到处理核心可能存在的数据竞争以及数据之间的依赖性，通过对处理核心赋予线程序号的方式，并结合寄存器模块设计了管理逻辑，能够有效适应数据竞争、数据依赖的情况，避免不必要的耗时，保证处理核心高效地完成数据访问。

本发明公开了一种异构总线并行协同的电路系统及通信方法，所述系统，包括：1个处理器，N个芯片、N个电阻R、N个二极管D；处理器仅通过配置GPIO的工作模式就能实现SPI和I2C并行协同工作，可在SPI和I2C总线同时存在和具有共用引脚的情况下，实现异构总线并行协同工作。本发明的方法不仅能实现同类总线并行通信，提升数据速率，且能够抑制电路中的共模干扰，提升传感精度，还能够解决异构总线只能独立工作的问题，实现异构总线协同工作，节省处理器的引脚，从而极大的降低系统成本、功耗，同时提高系统的数据速率，且降低系统共模干扰。

本发明请求保护一种基于ARM‑FPGA协处理器异构平台的时间估算协同处理方法，应用于大数据存储单元和计算单元分离的场景中。通过AXI协议接口将高性能硬件FPGA协处理器部署于存储单元中，以增强存储单元结点处的数据处理能力，为海量数据的预处理提供算力。当源数据中冗余信息过少时，如果再进行源数据预处理，反而会增加存储单元数据交互时间和数据预处理的时间，并不能合理减少整个过程的时延问题。因此，通过概率方式对源数据预处理量多少的预估，从而决策是否需要进行数据预处理。再通过时间估算法对整个过程中时间开销进行预估，其包含源数据提取，传输通信和计算等时延的总和。最终，选择合适处理器进行数据处理，使得效率最大化，提升系统整体性能。