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本发明提供一种基于RISC‑V架构的卷积神经网络加速器，属于卷积计算硬件加速领域，本发明包括指令解析模块、控制单元、数据缓存模块、卷积运算模块、后处理模块。所述卷积运算模块包括第一输入处理模块、脉动阵列、激活模块、池化模块、全连接模块；所述后处理模块包括第二输入处理模块、NMS计算模块和输出处理模块。本发明一方面通过缓存预载入数据，较少卷积等待时间，并使用脉冲阵列流水线处理卷积计算，提高计算效率；另一方面设计后处理模块，扩展加速器应用场景，同时相比软件实现，硬件实现NMS算法具有更高的效率。

本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。